TSMC ya desarrolla un proceso de 2 nm

UN TSMC es optimista de que su rendimiento de producción de pruebas de riesgo en la segunda mitad de 2023 podría alcanzar el 90%. La cadena de suministro también reveló que, a diferencia de los procesos de 3 nm y 5 nm que utilizan FinFET, el proceso de 2 nm de TSMC utiliza una nueva arquitectura de transistor de campo de canal de puentes múltiples llamada MBCFET.

TSMC estableció un equipo de I + D de proyectos de 2 nm el año pasado para encontrar un camino viable hacia el desarrollo. Teniendo en cuenta el costo, la compatibilidad del equipo, la madurez de la tecnología y el rendimiento, el proceso de 2 nm adopta la arquitectura MBCFET basada en el proceso de puerta envolvente (GAA). Esto resuelve el límite de fuga física del control de corriente FinFET debido a la contracción del proceso.

TSMC ha revelado anteriormente que su I + D y producción de 2 nm estará en Baoshan y Hsinchu. También está planificando cuatro fábricas de obleas ultraanchas de P1 a P4, que cubren un área de más de 90 hectáreas.

Al observar el progreso actual de investigación y desarrollo de 2nm de TSMC, se espera que entre en producción de prueba de riesgo en 2023 y producción en masa en 2024. Poco tiempo para un salto tecnológico tan significativo.

Los transistores son la clave para la innovación

Los transistores son la clave para innovar en los procesos de fabricación de semiconductores avanzados. Por ejemplo, en la etapa de 45 nm, la industria introdujo el proceso de puerta de metal / capa de aislamiento de alto k (HKMG).

El proceso de puerta de metal / capa aislante de alta k de segunda generación se introdujo a 32 nm. Sin embargo, cuando el tamaño del transistor es inferior a 25 nm, el tamaño del tubo de efecto de campo plano tradicional no se puede reducir.

El transistor de efecto de campo de aleta (FinFET) inventado por el profesor Hu Zhengming, de la Universidad de California en Berkeley, resuelve este problema. La idea principal es hacer que el transistor de efecto de campo sea tridimensional. Este nuevo transistor semiconductor de óxido metálico complementario puede mejorar el control del circuito y reducir la corriente de fuga.

Gracias a la invención de FinFET, Intel lanzó un FinFET comercial de 22 nm en 2011. Desde entonces, la industria de FinFET ha avanzado el proceso de fabricación de semiconductores de 22 nm a 5 nm en la actualidad. Sin embargo, el proceso de 5 nm redujo el transistor al nivel atómico. El diámetro de los átomos de silicio es de 0,117 nm y 3 nm es casi la longitud de 25 átomos de silicio conectados de un extremo a otro.

Para continuar con el proceso de miniaturización de semiconductores, es necesario introducir nuevas tecnologías. GAA (Gate-all-around, around the gate) adoptado por TSMC 2nm también se llama GAAFET. Tiene el mismo concepto que los FinFET. La diferencia es que el puerto GAA rodea el canal. Según diferentes diseños, GAA también tiene diferentes formas. Las cuatro principales tecnologías actuales son los nanocables, las aletas de puentes multitrayecto con estructura en forma de lámina, los nanocables de sección transversal hexagonal y los nanorings.

La tecnología GAA introducida por Samsung es el Multi-Bridge Channel FET (MBCFET), que es una aleta de puente multicanal con una estructura similar a una tabla. Al adoptar la tecnología GAA, Samsung es aún más radical. Se informa que Samsung 3nm introducirá GAA para aumentar el rendimiento del proceso de 3nm en un 35% y reducir el consumo de energía en un 50% en comparación con 7nm. Sin embargo, TSMC no introducirá la tecnología GAA hasta 2 nm.

GAA puede reducir el rendimiento y el consumo de energía, pero el costo también es muy alto. El costo del proceso de 28 nm es de 62,9 millones de dólares y el de 5 nm aumentará a 476 millones de dólares. Samsung afirma que el costo de su GAA de 3 nm podría superar los 500 millones de dólares.

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